[SystemVerilog 문법] randomization에 대하여
처음에 이 글을 쓰려고 기획했을 때, 카테고리를 Testbench로 두어야 할지, SystemVerilog 문법으로 해야 할지 고민했다. 그러다가 어찌 보면 지엽적인 내용일 수도 있는 randomization에 대한 글을 문법 카테고리에서 작성하기로 결정했다. Testbench 연재에는 아키텍처 측면의 접근이나 Top view에서 쓴 글이 더욱 어울리다고 보고, 앞으로 이러한 기조로 글을 써 내려갈 예정이다. 어떻게 생각해보면 무작위(random)라는 개념은 세상에 존재하는 매우 친숙한 개념이다. 굳이 오늘 점심 메뉴를 룰렛을 돌려서 결정하거나 게임 캐릭터의 스텟이 난수 값으로 결정되는 등의 특수한 상황이 아니더라도 말이다. Digital design의 세계에서도 random이라는 것은 매우 중요한 개념..
Verilog & SystemVerilog
2020. 10. 2. 14:55
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