평화로운 나날이었다. 우리는 일정대로 설계를 마치고, 검증 coverage를 높이기 위한 마무리 작업에 한창이었다. 설계자가 놓칠 수 있는 부분에 대한 lint 체크도 완료하였고, 합성을 해보니 area, power, timing까지 문제 있어 보이는 부분은 없었다. 그렇게 과제 하나가 종료되고 다음 과제까지 잠시의 휴식이 주어지는 듯 했다. 그렇다. 모두가 그렇게 생각했다. 그 연락이 있기 전까지는... 항상 어떠한 문제가 생기면, 예고를 하고 이슈가 발생하는 경우는 없다. 몇월 며칠 몇 시에 문제가 생길테니, 단단히 준비하고 있으라고 먼저 알려줬더라면 이렇게 무방비로 당하고 있지만은 않았을 것이다. 과제 쪽에서 X(unknown) value가 우리가 설계한 block부터 뒤쪽으로 전파되고 있다는 연락..
논리 회로 설계나 디지털 시스템 등의 입문 과목을 들으면서 Verilog라는 언어를 배우게 되면, 가장 헷갈리는 부분이 바로 wire와 reg의 사용에 관한 부분일 것이다. 나 또한 digital 회로 설계자로서 커리어를 쌓아오고 있지만, 명확하게 이 data type에 대해서 이해하고 사용하게 된 것은 그리 오래되지 않았다. 내가 학부생으로 공부할 당시만 해도, 이 두 개념에 대해 어떠한 차이가 있는지 알려주는 자료를 찾기 어려웠지만, 이제는 구글에 검색어만 넣어봐도 자세한 설명을 제공하고 있는 블로그들을 쉽게 발견할 수 있었다. 정말이지 혼자 공부하기가 수월해진 세상이다. 블로그와 Youtube의 비약적인 발전으로 인해 지식을 쌓고자 조금의 노력만 한다면 누구나 해당 학문을 익히고 배울 수 있게 되었..