
평화로운 나날이었다. 우리는 일정대로 설계를 마치고, 검증 coverage를 높이기 위한 마무리 작업에 한창이었다. 설계자가 놓칠 수 있는 부분에 대한 lint 체크도 완료하였고, 합성을 해보니 area, power, timing까지 문제 있어 보이는 부분은 없었다. 그렇게 과제 하나가 종료되고 다음 과제까지 잠시의 휴식이 주어지는 듯 했다. 그렇다. 모두가 그렇게 생각했다. 그 연락이 있기 전까지는... 항상 어떠한 문제가 생기면, 예고를 하고 이슈가 발생하는 경우는 없다. 몇월 며칠 몇 시에 문제가 생길테니, 단단히 준비하고 있으라고 먼저 알려줬더라면 이렇게 무방비로 당하고 있지만은 않았을 것이다. 과제 쪽에서 X(unknown) value가 우리가 설계한 block부터 뒤쪽으로 전파되고 있다는 연락..
Verilog & SystemVerilog
2019. 12. 25. 19:59
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