[Verilog 문법] Generate문을 통한 반복 작업 줄이기
엔지니어라면, 누구나 한 번쯤 해봤을 법한 생각이 있다. 입력 spec을 넣어주면 자동으로 H/W를 뱉어주는 마법 같은 시스템 상상 속에서만 존재하는 이야기라고 생각할지도 모르지만, 이를 위한 다양한 시도들은 아직도 현재 진행 중이다. 자동화에 대한 열망은 VPP(Verilog Pre-Processor)와 C++/perl 등의 library를 사용하여 코드를 뽑아주는 것부터해서 emacs, vim 등의 edit 도구를 이용한 반복 작업의 최소화, IPXACT 등의 xml을 사용하여 packaging, integration과 문서까지 만들어주는 등의 다양한 형태로 실현되고 있다. 주 52시간 근무 제도, 워라벨 중시 등의 시대적 흐름으로 인해 우리나라의 기업문화도 더 이상 예전처럼 공돌이를 갈아서 제품을 ..
Verilog & SystemVerilog
2021. 6. 14. 00:30
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