꿈을 항해하는 개발자의 낭만 공작소

지난 시간에는 Modelsim을 이용하여 간단한 Verilog code를 작성해보고 simulation까지 진행했었다. 간단한 combinational logic을 설계하였기에, timing diagram을 그릴 필요까지는 없었다. 그러나, 실제 우리가 다뤄야 할 회로들은 대부분 sequential logic과 combinational logic이 복잡하게 얽혀져 있다. 실제로 timing을 면밀히 고려하지 않아, 설계 의도대로 회로가 동작하지 않고 문제를 일으키는 경우가 종종 있다. clock 신호에 동기화되어 cycle마다 신호들이 어떻게 변화해야 하는지 어떤 timing에 low에서 high로 값이 천이하고 혹은 변화하지 않고 특정 시간까지 값을 유지해야 하는지 등등 꼼꼼하게 timing diagr..